Modul III
COUNTER
1. Alat dan Bahan [Kembali]
- Panel DL 2203C
- Panel DL 2203D
- Panel DL 2203S
2. Rangkaian Simulasi [Kembali]
3. Kondisi [Kembali]
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=0, B1=1, B2=don’t care, B3=don’t care, B4=0, B5=don’t care, B6=clock
4. Prinsip Kerja [Kembali]
J-K Flip-FlopKelebihan J-K Flip-flop adalah tidak adanya kondisi terlarang atau yanng berarti diberi berapapun inputan asalkan terdapat clock maka akan terjadi perubahan pada keluaran atau outputnya. 
Gambar 2.4 JK Flip-Flop
Dari gambar diatas dapat dijelaskan bahwa flip-flip yang pertama dapat bekerja apabila diberikan pulsa clock 1, sedangkan flip-flop yang kedua akan bekerja pada pulsa clock 0. Hal ini karena adanya gerbang NOT (inverter) dari input clock flip-flop yang pertama ke input flip-flop yang kedua.
Ketika input clock diberikan pulsa 1, maka flip-flop master akan meneruskan informasi yang diberikan dari input J-K, namun flip-flop slave belum bekerja. Namun ketika pulsa clock berubah menjadi 0, maka flip-flop master yang akan berhenti bekerja dan bagian slave-lah yang akan meneruskan informasi dan bekerja sebagai master.
Dari gambar diatas juga terlihat bahwa pada flip-flop yang pertama terdapat input set dan reset. Hal ini berfungsi untuk menset Q menjadi berlogika 1 tanpa terpengaruh oleh input J-K. Sedangkan input clock Cp berfungsi sebagai pengontrol set ketika dalam keadaan 0.
Pada saat input J=0 dan K=1, maka output Q akan berlogika 0 atau reset, itupun ketika pulsa pertama masuk ke input Cp yang bergerak dari 1 ke 0. Kemudian ketika input J=1 dan K=1, maka output Q akan berubah setiap pulsa clock Cp masuk dan bergerak dari 1 ke 0. Perubaahan seperti ini disebut juga dengan toggle.
Dari penjelasan tadi dapat disimpulkan sebagai berikut:
- Ketika J=1 dan K=0 -> Q akan set pada clock yang pertama
- Ketika J=0 dan K=0 -> Q akan berada pada keadaan terakhir atau dalam kondisi menyimpan
- Ketika J=0 dan K=1 – Q akan reset pada clock Cp yang pertama
- Ketika J=1 dan K=1 -> Q akan toggle.
Berikut ini adalah tabel kebenaran dari J-K flip-flop:
J K Qn+1 Keterangan 0 0 Qn kondisi menyimpan 0 1 0 kondisi reset 1 0 1 kondisi set 1 1 0 kondisi toggle
Dari tabel diatas, Qn merupakan output J-K ketika pulsa clock berlogika 0. Sedangkan Qn+1 merupakan output J-K ketika pulsa clock mulai turun dari 1 ke 0
Dari gambar diatas dapat dijelaskan bahwa flip-flip yang pertama dapat bekerja apabila diberikan pulsa clock 1, sedangkan flip-flop yang kedua akan bekerja pada pulsa clock 0. Hal ini karena adanya gerbang NOT (inverter) dari input clock flip-flop yang pertama ke input flip-flop yang kedua.
Ketika input clock diberikan pulsa 1, maka flip-flop master akan meneruskan informasi yang diberikan dari input J-K, namun flip-flop slave belum bekerja. Namun ketika pulsa clock berubah menjadi 0, maka flip-flop master yang akan berhenti bekerja dan bagian slave-lah yang akan meneruskan informasi dan bekerja sebagai master.
Dari gambar diatas juga terlihat bahwa pada flip-flop yang pertama terdapat input set dan reset. Hal ini berfungsi untuk menset Q menjadi berlogika 1 tanpa terpengaruh oleh input J-K. Sedangkan input clock Cp berfungsi sebagai pengontrol set ketika dalam keadaan 0.
Pada saat input J=0 dan K=1, maka output Q akan berlogika 0 atau reset, itupun ketika pulsa pertama masuk ke input Cp yang bergerak dari 1 ke 0. Kemudian ketika input J=1 dan K=1, maka output Q akan berubah setiap pulsa clock Cp masuk dan bergerak dari 1 ke 0. Perubaahan seperti ini disebut juga dengan toggle.
Dari penjelasan tadi dapat disimpulkan sebagai berikut:
- Ketika J=1 dan K=0 -> Q akan set pada clock yang pertama
- Ketika J=0 dan K=0 -> Q akan berada pada keadaan terakhir atau dalam kondisi menyimpan
- Ketika J=0 dan K=1 – Q akan reset pada clock Cp yang pertama
- Ketika J=1 dan K=1 -> Q akan toggle.
Berikut ini adalah tabel kebenaran dari J-K flip-flop:
| J | K | Qn+1 | Keterangan |
| 0 | 0 | Qn | kondisi menyimpan |
| 0 | 1 | 0 | kondisi reset |
| 1 | 0 | 1 | kondisi set |
| 1 | 1 | 0 | kondisi toggle |
Dari tabel diatas, Qn merupakan output J-K ketika pulsa clock berlogika 0. Sedangkan Qn+1 merupakan output J-K ketika pulsa clock mulai turun dari 1 ke 0
5. Video Simulasi [Kembali]
6. Link Download [Kembali]
- HTML Link Download
- Simulasi Proteus Link Download
- Video Link Download
Tidak ada komentar:
Posting Komentar